Name: fabrication of low temperature carbon nanotube vertical interconnects compatible with semiconductor technology
Uploaded: 2015-12-07T13:00:00.000+00:00
Duration: 9 min 20 s
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Part of the work has been performed in the project JEMSiP_3D, which is funded by the Public Authorities in France, Germany, Hungary, The Netherlands, Norway and Sweden, as well as by the ENIAC Joint Undertaking. The authors would like to thank the Dimes Technology Centre staff for processing support.

Achtung: Bitte beachten Sie alle relevanten Sicherheitsdatenblätter (MSDS) vor dem Gebrauch. Einige der Chemikalien in diesem Herstellungsprozess verwendet werden, sind akut giftig und krebserregend. Nanomaterialien können zusätzliche Gefahren im Vergleich zu ihren Großgegenstück haben. Bitte verwenden Sie alle geeigneten Sicherheitspraktiken bei der Arbeit mit Geräten, Chemikalien oder Nanomaterialien, einschließlich der Verwendung von technischen Massnahmen verwendet (Abzug) und persönliche Schutzausrüstung (Schutzbrille, Handschuhe, Reinraumkleidung). 1. Alignment Marker Definition zu Lithos <ol><li> Beginnen Sie mit einseitig polierten industrieller Qualität Si (100) Wafer mit entweder n oder p-Dotierung. </li><li> Mantel der Wafer mit 1,4 um von positiven Photoresist. Durchführen einer 90 sec Hexamethyldisilazan (HMDS) bei 130 ° C, um die Haftung des Photoresists, gefolgt von einem Abkühlen des Wafers auf eine kalte Platte, Spin-Beschichtung bei der entsprechenden Geschwindigkeit (3500 rpm) zu fördern, und eine 90 sec Softbake at 95 ° C. </li><li> Unter Verwendung einer Photolithographiemaske und Belichtungswerkzeug setzen die Ausrichtungsmarkierungen, Belichtungsdosis 120 mJ / cm 2. </li><li> Führen Sie eine einzelne Pfütze Entwicklungsprozess. Führen Sie eine 90 Sekunden 115 ° C Post-Exposure Bake, gefolgt von 60 Sekunden Entwicklung mit Entwickler und 90 sec Fest backen bei 100 ° C zum Aushärten des Resists. </li><li> Verwenden Sie ein Mikroskop zu untersuchen, wenn die Öffnungen in der Resist sind die richtigen Abmessungen. </li><li> Etch 120 nm von Si unter Verwendung von Chlor Plasmaätzen. Diese Dicke ergibt einen guten Kontrast für die automatische Ausrichtungssysteme der Belichtungswerkzeug in dieser Arbeit verwendet. Beispielsweise unter Verwendung eines induktiv gekoppelten Plasma (ICP): 20/40 sccm O 2 / CF 4, 5 mTorr, 60/500 W Platte / ICP HF-Leistung, 10 Sek Oxid Durchbruch Ätzen, gefolgt von 80/40 sccm Cl 2 / HBr , 60 mTorr, 20/500 W Platte / ICP HF-Leistung, 35 sec Si zu ätzen. </li><li> Verwenden Sie ein Sauerstoffplasma Stripper um den Photoresist (1 kW, 400 sccm O 2 mit endpo entfernenint Erkennung und 2 min Überätzen). Als der Photoresist durch das Plasma normaler Lösungsmittel wie Aceton gehärtet werden können, nicht verwendet werden. </li><li> Reinigen Sie die Scheiben. Legte sie zuerst für 10 min in 99% HNO 3, gefolgt von Spülen in DI-Wasser, bis der spezifische Widerstand des Wassers 5 MOhm (organisch sauber). Nach diesem Reinigen der Wafer 10 min lang in 65% HNO 3 bei 110 ° C durch Spülen mit entionisiertem Wasser und danach, bis der spezifische Widerstand des Wassers 5 MOhm (Metall sauber). Verwenden Sie einen Rinser Dryer, um die Wafer zu trocknen. </li></ol> 2. Bottom Metall- und dielektrischen Zwischenschichtabscheidung <ol><li> Verwenden Magnetronsputtern, um die untere Metallschicht des Tests via abzuscheiden. Ein Stapel von drei Metallschichten muss aufgebracht werden: 500 nm Ti, 50 nm TiN und 100 nm Ti. Die erste Ti-Schicht ist, um den Widerstand des Stapels zu verringern, ist die TiN die eigentliche Trägerschicht für CNT Wachstum und die obere Ti ist, die TiN gegen Plasmabeschädigung zu schützen, wenn das Ätzen der SiO 2 -Schicht 12 </sup&gt;. Zuführen Ti Sputtern unter Verwendung eines reinen Ti-Targets mit Ar-Plasma bei einer Substrattemperatur von 350 ° C. TiN reaktives Sputtern verwenden eine Kombination von Ar und N 2, erneut bei 350 ° C Substrattemperatur. </li><li> Unter Verwendung von Plasma-unterstützter chemischer Gasphasenabscheidung (PECVD), hinterlegt eine 1 um dicke Schicht aus SiO 2. Hier Tetraethylorthosilikat (TEOS) als Vorläufer bei einer Plattentemperatur von 350 ° C verwendet. <ol><li> Überprüfen Sie die Dicke der SiO 2 -Schicht mit einem geeigneten Werkzeug, beispielsweise einem Reflektometer oder Ellipsometer. </li></ol></li><li> Beschichten des Wafers mit 1,4 um aus positivem Photoresist, beginnend mit einem 90 sec HMDS-Behandlung bei 130 ° C, gefolgt von einem Abkühlen des Wafers auf eine kalte Platte, Spin-Beschichtung bei der entsprechenden Geschwindigkeit (3500 rpm) und einer 90 s Weich backen bei 95 ° C. </li><li> Unter Verwendung einer Photolithographiemaske und Belichtungswerkzeug, setzen Sie das gewünschte Muster von Öffnungen, die später in die SiO 2 t geätzt werdeno die Durchkontaktierungen zu den Ausrichtungsmarkierungen ausgerichtet sind, Belichtungsdosis 140 mJ / cm 2. </li><li> Führen Sie eine einzelne Pfütze Entwicklungsprozess, beginnend mit einem 90 s 115 ° C Post-Exposure Bake, gefolgt von 60 Sekunden Entwicklung mit Entwickler und 90 sec Fest backen bei 100 ° C. </li><li> Verwenden Sie ein Mikroskop zu untersuchen, wenn die Öffnungen in der Resist sind die richtigen Maße und, wenn die Überlagerung auf die Ausrichtungsmarkierungen korrekt ist. </li><li> Plasmaätzen der Kontaktöffnungen in der SiO 2. Verwenden Sie beispielsweise eine Triode Plasmaätzer mit C 2 F 6 / CHF 3 36/144 sccm bei 180 mTorr und 300 W HF-Leistung. Bei Bedarf nehmen Sie Ätzrate Tests auf einem Testwafer, um mehr zu minimieren Ätzen, um 5% -10% in der Zeit. Anmerkung: Obwohl das Ti ist beständig gegen reaktives Ätzen in dieser Fluorchemie, werden längere Exposition an das Plasma in der physikalischen Ätzung der Ti-Schicht führen. Wenn die TiN-Schicht dem Plasma ausgesetzt ist diese negativ influen habenCE mit dem Wachstum der CNT 12. Verwenden Sie keine Nassätzen, da dies zu viel Aufweitung der Öffnungen führen, so dass die obere Metallisierung teil 4 problematisch. </li><li> Entfernen Sie die Opfer Ti-Schicht durch Nassätzen in 0,55% HF für 60 Sekunden. Nach dem Ätzen der Wafer gründlich mit DI-Wasser, bis der Wasserwiderstand 5 M &amp; Omega; und mit einem Rinser Dryer, um die Wafer zu trocknen. Hinweis: Die Verwendung eines Mikroskops überprüft werden kann, wenn der Ti-Schicht geätzt werden kann, wird die TiN-Schicht eine goldbraune Farbe haben, während der Ti ist grau metallic. </li></ol> 3. Katalysator Deposition und CNT Wachstum <ol><li> Verdampfen 5 nm Co unter Verwendung einer Elektronenstrahlverdampfer. Abpumpen bis mindestens 2x10 -6 Torr und heizen die Wafer bis 60 ° C unter Verwendung von Lampen unter Vakuum vor der Abscheidung, jede Wasserfilm zu entfernen. Der Photoresist verwendet, um die Kontaktöffnungen zu definieren auf den Wafer gehalten wird, um eine Selbstausrichtung des Katalysators, der Kontaktöffnungen in der SiO 2 bereitzustellen. </li><li> Entfernendie Co außerhalb der Kontaktöffnungen durch Abheben. Für Co wurde gefunden, daß Tetrahydrofuran (THF) ergibt die besten Ergebnisse Abheben und Wachstum bei niedrigen Temperaturen. N-Methyl-2-pyrrolidon (NMP), das zuvor für Abheben nach Verdampfen Fe verwendet wurde, um eine Beschädigung festgestellt das Co auch in einem solchen Ausmaß, jede ausgerichtet CNT Wachstum zu verhindern. Gesetzt den Wafer für 15 min im Ultraschallbad mit THF bei 35 ° C. Spülen mit DI-Wasser für 5 Minuten und trocknen unter Verwendung einer Schleuder oder Stickstoff Pistole. </li><li> Untersuchen Sie den Wafer unter dem Mikroskop und überprüfen Lackreste. Wenn Rückstände bleiben führen eine längere Ultraschallbehandlung in THF und gegebenenfalls mit einem speziellen weichen Wattestäbchen für Lift-off-Zwecken manuell abzuwischen Rückstände. </li><li> Zuführen CNT Wuchses mit Niederdruck-Gasphasenabscheidung (LPCVD). Verwenden des folgenden Rezepts: 8 min vorgeGlühen bei 350 ° C mit 700 sccm H 2 bei 80 mbar, gefolgt von CNT Wachstum durch Zugabe von 50 sccm C 2 H 2. Bei 350 ° C, 60min des Wachstums gibt etwa 1 &amp; mgr; m von CNT. Falls erforderlich einen Test Wachstum zu stimmen die Höhe, die die gleiche Dicke wie der SiO 2 -Schicht sein sollte. Cool down des Reaktors und Spülen mit N 2. </li><li> Verwenden Sie ein Rasterelektronenmikroskop, um die Höhe der CNT innerhalb der Öffnungen unter 45 ° Neigung, oder durch Herstellung eines Querschnitts zu überprüfen. </li><li> Prüfen die Proben unter Verwendung von Raman-Spektroskopie, um die Kristallinität der CNT 18 bestimmen. </li></ol> 4. Topside Metallisierung <ol><li> Verwenden Magnetron-Sputtern, um die obere Metall abzuscheiden. Ti ist ein guter Metall zur Kontaktierung CNT 19 erster 100 nm Ti, gefolgt von 2 &amp; mgr; m Al (1% Si) zu sputtern, ohne das Vakuum zu brechen. </li><li> Beschichten des Wafers mit 3,1 um aus positivem Photoresist mit höherer Viskosität, beginnend mit einem 90 sec HMDS-Behandlung bei 130 ° C, gefolgt von einem Abkühlen des Wafers auf eine kalte Platte, Schleuderbeschichtung bei 3000 Upm und 90 s Weichbacken an 95° C. </li><li> Unter Verwendung einer Photolithographiemaske und Belichtungswerkzeug setzen den oberen Metallmuster auf die Ausrichtungsmarkierungen ausgerichtet ist, Belichtungsdosis 420 mJ / cm 2, Fokus -1. </li><li> Führen Sie eine einzelne Pfütze Entwicklungsprozess. Dies beginnt mit einer 90 Sek 115ºC post-exposure bake, gefolgt von 60 Sekunden Entwicklung mit Entwickler und 90 sec Fest backen bei 100 ° C. </li><li> Verwenden Sie ein Mikroskop zu untersuchen, ob die Zeilen in der zu widerstehen der korrekten Abmessungen und wenn die Überlagerung auf die Markierungen korrekt ist. </li><li> Ätzen der Ti / Al-Stack unter Verwendung von Chlor Plasmaätzen. Beispielsweise unter Verwendung eines induktiv gekoppelten Plasmas: 30/40 sccm Cl 2 / HBr, 5 mTorr, 40/500 W Platen / ICP HF-Leistung mit Endpunkterfassung und 80% Überätzen unter Verwendung von 15/30 sccm Cl 2 / HBr. </li><li> Verwenden Sie ein Sauerstoffplasma Stripper um den Photoresist (1 kW, 400 sccm O 2 mit Endpunktdetektion und 2 min Überätzen) zu entfernen. Wenn die Metallabdeckung nicht vollständig ist (das heißt, es gibt kleine Löcher in der Nähe desCNT) verwenden ein organisches Lösungsmittel (zB NMP), um den Photoresist, um Plasma-Schäden an der CNT zu verhindern, entfernen. </li><li> Reinigen Sie die Scheiben. Setzte sie 10 Minuten lang in 99% HNO 3, gefolgt von Spülen mit entionisiertem Wasser, bis der spezifische Widerstand des Wassers 5 MOhm (organische sauber). Verwenden Sie einen Rinser Dryer, um die Wafer zu trocknen. </li></ol> 5. Messungen <ol><li> Verwenden eines Rasterelektronenmikroskops gemß den Anweisungen des Herstellers, um die obere Metallisierung der Wafer zu überprüfen. . Hinweis: Bei Bedarf kann der Wafer mechanisch, um die komplette CNT über Verwendung einer Probe Neigung von 90 °, was zu Bildern überprüfen gespalten, wie in Abbildung 3 dargestellt werden, wie die Proben sind elektrisch leitfähig keine zusätzlichen Behandlungsschritte verwendet werden müssen und Die Proben können direkt in die SEM montiert werden. Im Allgemeinen können hohe Beschleunigungsspannungen von 15 bis 20 kV verwendet werden, aber wenn der SiO 2 -Schicht wird aufgeladen zu viel kann reduziert werden to 5 kV. </li><li> Zuführen 4-Punkt-Sonde IV-Messungen unter Verwendung eines Probe-Station in Kombination mit einem Halbleiter Parameteranalyser wie in Figur 1 und in Vollebregt et al. 16 beschrieben. Hinweis: Normalerweise ist ein Spannungsdurchlauf von -0,5 bis 0,5 V ausreichend, da der Spannungsabfall über einen Verbindungsidealerweise klein ist. Durch die Verwendung einer 4-Punkt-Sonde Setup der Kontaktwiderstand der Sondennadeln und den Drahtwiderstände des Setup werden weggelassen. </li></ol>

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The authors have nothing to disclose.

Figur 1 zeigt einen schematischen Überblick über den Aufbau in dieser Arbeit hergestellt ist, und die in dem 4-Punkt-Sondenmessungen verwendet wurde. Indem das Potential über die Sonden tragenden kein Strom gemessen wird, kann die genaue Potentialabfall (V H -V L) über dem zentralen CNT Bündels und seine Kontakte an die Metall gemessen werden. Größeren Durchmesser CNT Bündel werden verwendet, um die untere TiN-Schicht von den Kontaktflächen zu kontaktieren, um den Gesamtwi...

Kupfer und Wolfram, die Metalle, die derzeit für die Leiterbahnen in State-of-the-Art-Integrationsgrad (VLSI) Technologie verwendet werden, nähern sich ihre physikalischen Grenzen in Bezug auf Zuverlässigkeit und elektrische Leitfähigkeit 1. Während des Herunterskalierung Transistoren ihre Leistung im Allgemeinen verbessert, es tatsächlich erhöht den Widerstand und die Stromdichte der Leiterbahnen. Dies führte zu Verbindungen dominiert den integrierten Schaltkreis (IC) Leistung in Bezug auf Verzögerung und Stromverbrauch 2. Carbon Nanotubes (CNT) sind als Alternative für Cu und W-Metallisierung vorgeschlagen worden, vor allem für vertikale Verbindungen (Vias) als CNT kann leicht vertikal 3 angebaut. CNT ist gezeigt worden, ausgezeichnete elektrische Zuverlässigkeit aufweisen, so dass eine bis zu 1000-mal höheren Stromdichte als Cu 4. Hinzu kommt, dass CNT nicht von der Oberfläche und Korngrenzenstreuung zu leiden, die Erhöhung wird die resistivity von Cu im Nanometerbereich 5. Schließlich CNT wurde gezeigt, daß eine ausgezeichnete thermische Leiter 6, der im Wärmemanagement in VLSI-Chips unterstützen kann. Für eine erfolgreiche Integration von CNT in der VLSI-Technologie ist es wichtig, dass die Wachstumsprozesse für die CNT mit der Halbleiterherstellung kompatibel gemacht. Dies erfordert das Niedertemperaturwachstum von CNT (&lt;400 ° C) unter Verwendung von Materialien und Ausrüstung, die als verträglich und skalierbar Großproduktion sind. Obwohl viele Beispiele von CNT Test Durchkontaktierungen sind in der Literatur 7,8,9,10,11,12,13,14 demonstriert worden, die meisten von ihnen verwenden Fe als Katalysator, der als eine Verunreinigung in der IC-Herstellung 15 gilt. Außerdem ist die Aufwachstemperatur in vielen dieser Arbeiten verwendet viel höher als die obere Grenze von 400 ° C. Vorzugsweise CNT sollte sogar unter 350 ° C gehalten werden, um die Integration mit modernen Nieder κ-Dielektrika oder flexible ermöglichenSubstraten. Hier präsentieren wir eine skalierbare Methode zur wachsenden CNT bei Temperaturen bis zu 350 ° C unter Verwendung von Co als Katalysator 16. Diese Methode ist von Interesse für die Herstellung von verschiedenen elektrischen Strukturen, die aus vertikal ausgerichteten CNT in integrierten Schaltungen, die von Verbindungs- und Elektroden an Super-Kondensatoren und Feldemissionsvorrichtungen. Der Co-Katalysator Metall wird oft in der IC-Herstellung für die Herstellung von Silizid von 17 verwendet, während TiN ist eine häufig verwendete Sperrmaterial 7. Darüber hinaus zeigen wir ein Verfahren zur Herstellung CNT Test Vias während nur unter Verwendung von Techniken aus Standard-Halbleiterfertigung. Damit werden CNT Test Durchkontaktierungen hergestellt, durch Rasterelektronenmikroskopie (SEM) und Raman-Spektroskopie und elektrisch charakterisiert inspiziert.

<table><tbody><tr><td>Si (100) wafer 4&quot;</td><td>International Wafer Service</td><td></td><td>Resisitivity: 2-5 m&amp;Omega;-cm, thickness: 525 &amp;micro;m&amp;nbsp;</td></tr><tr><td>Ti-sputter target (99.995% purity)</td><td>Praxair</td><td></td><td></td></tr><tr><td>Al (1% Si)-sputter target (99.999% purity)</td><td>Praxair</td><td></td><td></td></tr><tr><td>Co (99.95% purity)</td><td>Kurt J. Lesker</td><td></td><td></td></tr><tr><td>SPR3012 positive photoresist</td><td>Dow Electronic Materials</td><td></td><td></td></tr><tr><td>MF-322 developer</td><td>Dow Electronic Materials</td><td></td><td></td></tr><tr><td>HNO&lt;sub&gt;3&lt;/sub&gt; (99.9%)</td><td>KMG Ultra Pure Chemicals</td><td></td><td></td></tr><tr><td>HNO&lt;sub&gt;3&lt;/sub&gt; (69.5%)</td><td>KMG Ultra Pure Chemicals</td><td></td><td></td></tr><tr><td>HF 0.55%</td><td>Honeywell</td><td></td><td></td></tr><tr><td>Tetrahydrofuran</td><td>JT Baker</td><td></td><td></td></tr><tr><td>Acetone</td><td>Sigma-Aldrich</td><td></td><td></td></tr><tr><td>ECI3027 positive photoresist</td><td>AZ</td><td></td><td></td></tr><tr><td>Tetraethyl orthosilicate (TEOS)</td><td>Praxair</td><td></td><td></td></tr><tr><td>N&lt;sub&gt;2&lt;/sub&gt; (99.9990%)</td><td>Praxair</td><td></td><td></td></tr><tr><td>O&lt;sub&gt;2&lt;/sub&gt; (99.9999%)</td><td>Praxair</td><td></td><td></td></tr><tr><td>CF&lt;sub&gt;4&lt;/sub&gt; (99.9970%)</td><td>Praxair</td><td></td><td></td></tr><tr><td>Cl&lt;sub&gt;2&lt;/sub&gt; (99.9900%)</td><td>Praxair</td><td></td><td></td></tr><tr><td>HBr (99.9950%)</td><td>Praxair</td><td></td><td></td></tr><tr><td>Ar (99.9990%)</td><td>Praxair</td><td></td><td></td></tr><tr><td>C&lt;sub&gt;2&lt;/sub&gt;F&lt;sub&gt;6&lt;/sub&gt; (99.9990%)</td><td>Praxair</td><td></td><td></td></tr><tr><td>CHF&lt;sub&gt;3&lt;/sub&gt; (99.9950%)</td><td>Praxair</td><td></td><td></td></tr><tr><td>H&lt;sub&gt;2&lt;/sub&gt; (99.9950%)</td><td>Praxair</td><td></td><td></td></tr><tr><td>C&lt;sub&gt;2&lt;/sub&gt;H&lt;sub&gt;2&lt;/sub&gt; (99.6000%)</td><td>Praxair</td><td></td><td></td></tr><tr><td>EVG 120 coater/developer</td><td>EVG</td><td></td><td></td></tr><tr><td>ASML PAS5500/80 waferstepper</td><td>ASML</td><td></td><td></td></tr><tr><td>SPTS &amp;Omega;mega 201 plasma etcher</td><td>SPTS</td><td></td><td>Used for Si and metal etching</td></tr><tr><td>SPTS &amp;Sigma;igma sputter coater</td><td>SPTS</td><td></td><td></td></tr><tr><td>Novellus Concept One PECVD</td><td>LAM</td><td></td><td></td></tr><tr><td>Drytek 384T plasma etcher</td><td>LAM</td><td></td><td>Used for oxide etching</td></tr><tr><td>CHA Solution e-beam evaporator</td><td>CHA</td><td></td><td></td></tr><tr><td>AIXTRON BlackMagic Pro CVD tool</td><td>AIXTRON</td><td></td><td>Carbon nanotube growth</td></tr><tr><td>Philips XL50 scanning electron microscope</td><td>FEI</td><td></td><td></td></tr><tr><td>Tepla 300</td><td>PVA TePla</td><td></td><td>Resist plasma stripper</td></tr><tr><td>Avenger rinser dryer</td><td>Microporcess Technologies</td><td></td><td></td></tr><tr><td>Leitz MPV-SP reflecometer</td><td>Leitz</td><td></td><td></td></tr><tr><td>Renishaw inVia Raman spectroscope</td><td>Renishaw</td><td></td><td></td></tr><tr><td>Agilent 4156C parameter spectrum analyzer</td><td>Agilent</td><td></td><td></td></tr><tr><td>Cascade Microtech probe station</td><td>Cascade Microtech</td><td></td><td></td></tr></tbody></table>

fabrication of low temperature carbon nanotube vertical interconnects compatible with semiconductor technology

We demonstrate a method for the low temperature growth (350 &#176;C) of vertically-aligned carbon nanotubes (CNT) bundles on electrically conductive thin-films. Due to the low growth temperature, the process allows integration with modern low-&#954; dielectrics and some flexible substrates. The process is compatible with standard semiconductor fabrication, and a method for the fabrication of electrical 4-point probe test structures for vertical interconnect test structures is presented. Using scanning electron microscopy the morphology of the CNT bundles is investigated, which demonstrates vertical alignment of the CNT and can be used to tune the CNT growth time. With Raman spectroscopy the crystallinity of the CNT is investigated. It was found that the CNT have many defects, due to the low growth temperature. The electrical current-voltage measurements of the test vertical interconnects displays a linear response, indicating good ohmic contact was achieved between the CNT bundle and the top and bottom metal electrodes. The obtained resistivities of the CNT bundle are among the average values in the literature, while a record-low CNT growth temperature was used.

Die Konstruktion der Messstruktur in dieser Arbeit verwendet wird, kann in 1 gefunden werden. Durch Verwendung eines solchen Aufbaus der Messung der CNT Bündel Beständigkeit und Metall-CNT Kontaktwiderstände genau bestimmt werden kann, als Sonde und Drahtwiderstände umgangen werden. Der Widerstand des Bündels ist ein Maß für die Qualität und Dichte der CNT Bündel. Um den Kontaktwiderstand zu Bündeln unterschiedlicher Längen zu bestimmen sollte, gemessen werden. Ei...

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Fabrication of Low Temperature Carbon Nanotube Vertical Interconnects Compatible with Semiconductor Technology

A method for the growth of low temperature vertically-aligned carbon nanotubes, and the subsequent fabrication of vertical interconnect electrical test structures using semiconductor fabrication is presented.

Herstellung von Niedertemperatur-Carbon Nanotube Vertikale Verbindungen Kompatibel mit Halbleitertechnik

We demonstrate a method for the low temperature growth (350 &#176;C) of vertically-aligned carbon nanotubes (CNT) bundles on electrically conductive ...

fabrication-low-temperature-carbon-nanotube-vertical-interconnects

Universidad San Sebastian

Research

JoVE Journal

Engineering

7.6K Aufrufe.  Delft University of Technology. A method for the growth of low temperature vertically-aligned carbon nanotubes, and the subsequent fabrication of vertical interconnect electrical test structures using semiconductor fabrication is presented.

Serie: Fabrication of Low Temperature Carbon Nanotube Vertical Interconnects Compatible with Semiconductor Technology

Fabrication, Densification, and Replica Molding of 3D Carbon Nanotube Microstructures

The introduction of new materials and processes to microfabrication has, in large part, enabled many important advances in microsystems, lab-on-a-chip devices, and their applications. In particular, capabilities for cost-effective fabrication of polymer microstructures were transformed by the advent of soft lithography and other micromolding techniques 1, 2, and this led a revolution in applications of microfabrication to biomedical engineering and biology. Nevertheless, it remains challenging to fabricate microstructures with well-defined nanoscale surface textures, and to fabricate arbitrary 3D shapes at the micro-scale. Robustness of master molds and maintenance of shape integrity is especially important to achieve high fidelity replication of complex structures and preserving their nanoscale surface texture. The combination of hierarchical textures, and heterogeneous shapes, is a profound challenge to existing microfabrication methods that largely rely upon top-down etching using fixed mask templates. On the other hand, the bottom-up synthesis of nanostructures such as nanotubes and nanowires can offer new capabilities to microfabrication, in particular by taking advantage of the collective self-organization of nanostructures, and local control of their growth behavior with respect to microfabricated patterns. 
Our goal is to introduce vertically aligned carbon nanotubes (CNTs), which we refer to as CNT "forests", as a new microfabrication material. We present details of a suite of related methods recently developed by our group: fabrication of CNT forest microstructures by thermal CVD from lithographically patterned catalyst thin films; self-directed elastocapillary densification of CNT microstructures; and replica molding of polymer microstructures using CNT composite master molds. In particular, our work shows that self-directed capillary densification ("capillary forming"), which is performed by condensation of a solvent onto the substrate with CNT microstructures, significantly increases the packing density of CNTs. This process enables directed transformation of vertical CNT microstructures into straight, inclined, and twisted shapes, which have robust mechanical properties exceeding those of typical microfabrication polymers. This in turn enables formation of nanocomposite CNT master molds by capillary-driven infiltration of polymers. The replica structures exhibit the anisotropic nanoscale texture of the aligned CNTs, and can have walls with sub-micron thickness and aspect ratios exceeding 50:1. Integration of CNT microstructures in fabrication offers further opportunity to exploit the electrical and thermal properties of CNTs, and diverse capabilities for chemical and biochemical functionalization 3.

We present methods for fabrication of patterned microstructures of vertically aligned carbon nanotubes (CNTs), and their use as master molds for production of polymer microstructures with organized nanoscale surface texture. The CNT forests are densified by condensation of solvent onto the substrate, which significantly increases their packing density and enables self-directed formation of 3D shapes.

Fabrication, Verdichtung, und Replica Molding von 3D-Carbon Nanotube Mikrostrukturen

The introduction of new materials and processes to microfabrication has, in large part, enabled many important advances in microsystems, lab-on-a-chip ...

Forschung

Ingenieurwesen

Fabricating Nanogaps by Nanoskiving

There are several methods of fabricating nanogaps with controlled spacings, but the precise control over the sub-nanometer spacing between two electrodes-and generating them in practical quantities-is still challenging. The preparation of nanogap electrodes using nanoskiving, which is a form of edge lithography, is a fast, simple and powerful technique. This method is an entirely mechanical process which does not include any photo- or electron-beam lithographic steps and does not require any special equipment or infrastructure such as clean rooms. Nanoskiving is used to fabricate electrically addressable nanogaps with control over all three dimensions; the smallest dimension of these structures is defined by the thickness of the sacrificial layer (Al or Ag) or self-assembled monolayers. These wires can be manually positioned by transporting them on drops of water and are directly electrically-addressable; no further lithography is required to connect them to an electrometer.

The fabrication of electrically addressable, high-aspect-ratio (> 1000:1) metal nanowires separated by gaps of single nanometers using either sacrificial layers of aluminum and silver or self-assembled monolayers as templates is described. These nanogap structures are fabricated without a clean room or any photo- or electron-beam lithographic processes by a form of edge lithography known as nanoskiving.

Fabricating Nanogaps durch Nanoskiving

There are several methods of fabricating nanogaps with controlled spacings, but the precise control over the sub-nanometer spacing between two ...

Chemie

Dry Oxidation and Vacuum Annealing Treatments for Tuning the Wetting Properties of Carbon Nanotube Arrays

In this article, we describe a simple method to reversibly tune the wetting properties of vertically aligned carbon nanotube (CNT) arrays. Here, CNT arrays are defined as densely packed multi-walled carbon nanotubes oriented perpendicular to the growth substrate as a result of a growth process by the standard thermal chemical vapor deposition (CVD) technique.1,2 These CNT arrays are then exposed to vacuum annealing treatment to make them more hydrophobic or to dry oxidation treatment to render them more hydrophilic. The hydrophobic CNT arrays can be turned hydrophilic by exposing them to dry oxidation treatment, while the hydrophilic CNT arrays can be turned hydrophobic by exposing them to vacuum annealing treatment. Using a combination of both treatments, CNT arrays can be repeatedly switched between hydrophilic and hydrophobic.2 Therefore, such combination show a very high potential in many industrial and consumer applications, including drug delivery system and high power density supercapacitors.3-5
The key to vary the wettability of CNT arrays is to control the surface concentration of oxygen adsorbates. Basically oxygen adsorbates can be introduced by exposing the CNT arrays to any oxidation treatment. Here we use dry oxidation treatments, such as oxygen plasma and UV/ozone, to functionalize the surface of CNT with oxygenated functional groups. These oxygenated functional groups allow hydrogen bond between the surface of CNT and water molecules to form, rendering the CNT hydrophilic. To turn them hydrophobic, adsorbed oxygen must be removed from the surface of CNT. Here we employ vacuum annealing treatment to induce oxygen desorption process. CNT arrays with extremely low surface concentration of oxygen adsorbates exhibit a superhydrophobic behavior.

This article describes a simple method to fabricate vertically aligned carbon nanotube arrays by CVD and to subsequently tune their wetting properties by exposing them to vacuum annealing or dry oxidation treatment.

Dry Oxidation und Vakuumtempern Behandlungen für Tuning der Benetzungseigenschaften von Carbon Nanotube-Arrays

In this article, we describe a simple method to reversibly  tune the wetting properties of vertically aligned carbon nanotube (CNT) arrays.  Here, CNT ...

Ultrahigh Density Array of Vertically Aligned Small-molecular Organic Nanowires on Arbitrary Substrates

In recent years &pi;-conjugated organic semiconductors have emerged as the active material in a number of diverse applications including large-area, low-cost displays, photovoltaics, printable and flexible electronics and organic spin valves. Organics allow (a) low-cost, low-temperature processing and (b) molecular-level design of electronic, optical and spin transport characteristics. Such features are not readily available for mainstream inorganic semiconductors, which have enabled organics to carve a niche in the silicon-dominated electronics market. The first generation of organic-based devices has focused on thin film geometries, grown by physical vapor deposition or solution processing. However, it has been realized that organic nanostructures can be used to enhance performance of above-mentioned applications and significant effort has been invested in exploring methods for organic nanostructure fabrication.	
A particularly interesting class of organic nanostructures is the one in which vertically oriented organic nanowires, nanorods or nanotubes are organized in a well-regimented, high-density array. Such structures are highly versatile and are ideal morphological architectures for various applications such as chemical sensors, split-dipole nanoantennas, photovoltaic devices with radially heterostructured "core-shell" nanowires, and memory devices with a cross-point geometry. Such architecture is generally realized by a template-directed approach. In the past this method has been used to grow metal and inorganic semiconductor nanowire arrays. More recently &pi;-conjugated polymer nanowires have been grown within nanoporous templates. However, these approaches have had limited success in growing nanowires of technologically important &pi;-conjugated small molecular weight organics, such as tris-8-hydroxyquinoline aluminum (Alq3), rubrene and methanofullerenes, which are commonly used in diverse areas including organic displays, photovoltaics, thin film transistors and spintronics.	
Recently we have been able to address the above-mentioned issue by employing a novel "centrifugation-assisted" approach. This method therefore broadens the spectrum of organic materials that can be patterned in a vertically ordered nanowire array. Due to the technological importance of Alq3, rubrene and methanofullerenes, our method can be used to explore how the nanostructuring of these materials affects the performance of aforementioned organic devices. The purpose of this article is to describe the technical details of the above-mentioned protocol, demonstrate how this process can be extended to grow small-molecular organic nanowires on arbitrary substrates and finally, to discuss the critical steps, limitations, possible modifications, trouble-shooting and future applications.

We report a simple method for fabricating an ultrahigh density array of vertically ordered small-molecular organic nanowires. This method allows for synthesis of complex heterostructured hybrid nanowire geometries, which can be inexpensively grown on arbitrary substrates. These structures have potential applications in organic electronics, optoelectronics, chemical sensing, photovoltaics and spintronics.

Ultrahigh Density Array von vertikal ausgerichteten Klein-molekulare organische Nanodrähte auf beliebige Untergründe

In  recent years &pi;-conjugated  organic semiconductors have emerged as the active material in a number of  diverse applications including large-area, ...

Manufacturing of Three-dimensionally Microstructured Nanocomposites through Microfluidic Infiltration

Microstructured composite beams reinforced with complex three-dimensionally (3D) patterned nanocomposite microfilaments are fabricated via nanocomposite in&#64257;ltration of 3D interconnected microfluidic networks. The manufacturing of the reinforced beams begins with the fabrication of microfluidic networks, which involves layer-by-layer deposition of fugitive ink filaments using a dispensing robot, filling the empty space between filaments using a low viscosity resin, curing the resin and finally removing the ink.&#160;Self-supported 3D structures with other geometries and many layers (e.g.&#160;a few hundreds layers) could be built using this method. The resulting tubular micro&#64258;uidic networks are then infiltrated with thermosetting nanocomposite suspensions containing nanofillers (e.g.&#160;single-walled carbon nanotubes), and subsequently cured. The infiltration is done by applying a pressure gradient between two ends of the empty network (either by applying a vacuum or vacuum-assisted microinjection). Prior to the infiltration, the nanocomposite suspensions are prepared by dispersing nanofillers into polymer matrices using ultrasonication and three-roll mixing methods. The nanocomposites (i.e.&#160;materials infiltrated) are then solidified under UV exposure/heat cure, resulting in a 3D-reinforced composite structure. The technique presented here enables the design of functional nanocomposite macroscopic products for microengineering applications such as actuators and sensors.

Three-dimensional (3D) microstructured composite beams are fabricated through the directed and localized infiltration of nanocomposites into 3D porous microfluidic networks. The flexibility of this manufacturing method enables the utilization of different thermosetting materials and nanofillers in order to achieve a variety of functional 3D reinforced nanocomposite macroscopic products.

Herstellung von dreidimensional Mikrostrukturierte Nanokomposite durch Mikrofluidik-Infiltration

Microstructured composite beams reinforced with complex three-dimensionally (3D) patterned nanocomposite microfilaments are fabricated via nanocomposite ...

Fabrication of Uniform Nanoscale Cavities via Silicon Direct Wafer Bonding

Measurements of the heat capacity and superfluid fraction of confined 4He have been performed near the lambda transition using lithographically patterned and bonded silicon wafers. Unlike confinements in porous materials often used for these types of experiments3, bonded wafers provide predesigned uniform spaces for confinement. The geometry of each cell is well known, which removes a large source of ambiguity in the interpretation of data.
Exceptionally flat, 5 cm diameter, 375 &#181;m thick Si wafers with about 1 &#181;m variation over the entire wafer can be obtained commercially (from Semiconductor Processing Company, for example). Thermal oxide is grown on the wafers to define the confinement dimension in the z-direction. A pattern is then etched in the oxide using lithographic techniques so as to create a desired enclosure upon bonding. A hole is drilled in one of the wafers (the top) to allow for the introduction of the liquid to be measured. The wafers are cleaned2 in RCA solutions and then put in a microclean chamber where they are rinsed with deionized water4. The wafers are bonded at RT and then annealed at ~1,100 &#176;C. This forms a strong and permanent bond. This process can be used to make uniform enclosures for measuring thermal and hydrodynamic properties of confined liquids from the nanometer to the micrometer scale.

A method for permanently bonding two silicon wafers so as to realize a uniform enclosure is described. This includes wafer preparation, cleaning, RT bonding, and annealing processes. The resulting bonded wafers (cells) have uniformity of enclosure ~1%1,2. The resulting geometry allows for measurements of confined liquids and gasses.

Herstellung von uniformen Nanoschuppen-Cavities über Silicon Direct Wafer Bonding

Measurements of the heat capacity and superfluid fraction of confined 4He have been performed near the lambda transition using lithographically patterned ...

Fabrication of Carbon Nanotube High-Frequency Nanoelectronic Biosensor for Sensing in High Ionic Strength Solutions

The unique electronic properties and high surface-to-volume ratios of single-walled carbon nanotubes (SWNT) and semiconductor nanowires (NW) 1-4 make them good candidates for high sensitivity biosensors. When a charged molecule binds to such a sensor surface, it alters the carrier density5 in the sensor, resulting in changes in its DC conductance. However, in an ionic solution a charged surface also attracts counter-ions from the solution, forming an electrical double layer (EDL). This EDL effectively screens off the charge, and in physiologically relevant conditions ~100 millimolar (mM), the characteristic charge screening length (Debye length) is less than a nanometer (nm). Thus, in high ionic strength solutions, charge based (DC) detection is fundamentally impeded6-8.
We overcome charge screening effects by detecting molecular dipoles rather than charges at high frequency, by operating carbon nanotube field effect transistors as high frequency mixers9-11. At high frequencies, the AC drive force can no longer overcome the solution drag and the ions in solution do not have sufficient time to form the EDL. Further, frequency mixing technique allows us to operate at frequencies high enough to overcome ionic screening, and yet detect the sensing signals at lower frequencies11-12. Also, the high transconductance of SWNT transistors provides an internal gain for the sensing signal, which obviates the need for external signal amplifier.
Here, we describe the protocol to (a) fabricate SWNT transistors, (b) functionalize biomolecules to the nanotube13, (c) design and stamp a poly-dimethylsiloxane (PDMS) micro-fluidic chamber14 onto the device, and (d) carry out high frequency sensing in different ionic strength solutions11.

We describe the device fabrication and measurement protocol for carbon nanotube based high frequency biosensors. The high frequency sensing technique mitigates the fundamental ionic (Debye) screening effect and allows nanotube biosensor to be operated in high ionic strength solutions where conventional electronic biosensors fail. Our technology provides a unique platform for point-of-care (POC) electronic biosensors operating in physiologically relevant conditions.

Herstellung von Kohlenstoff-Nanoröhrchen Hochfrequenztechnik Nanoelectronic Biosensor für Sensing in hoher Ionenstärke Lösungen

The unique electronic properties and high surface-to-volume ratios of single-walled carbon nanotubes (SWNT) and semiconductor nanowires (NW) 1-4 make them ...

Biotechnik

Flow-assisted Dielectrophoresis: A Low Cost Method for the Fabrication of High Performance Solution-processable Nanowire Devices

Flow-assisted dielectrophoresis (DEP) is an efficient self-assembly method for the controllable and reproducible positioning, alignment, and selection of nanowires. DEP is used for nanowire analysis, characterization, and for solution-based fabrication of semiconducting devices. The method works by applying an alternating electric field between metallic electrodes. The nanowire formulation is then dropped onto the electrodes which are on an inclined surface to create a flow of the formulation using gravity. The nanowires then align along the gradient of the electric field and in the direction of the liquid flow. The frequency of the field can be adjusted to select nanowires with superior conductivity and lower trap density. 
In this work, flow-assisted DEP is used to create nanowire field effect transistors. Flow-assisted DEP has several advantages: it allows selection of nanowire electrical properties; control of nanowire length; placement of nanowires in specific areas; control of orientation of nanowires; and control of nanowire density in the device. 
The technique can be expanded to many other applications such as gas sensors and microwave switches. The technique is efficient, quick, reproducible, and it uses a minimal amount of dilute solution making it ideal for the testing of novel nanomaterials. Wafer scale assembly of nanowire devices can also be achieved using this technique, allowing large numbers of samples for testing and large-area electronic applications.

In this paper, flow assisted dielectrophoresis is demonstrated for the self-assembly of nanowire devices. The fabrication of a silicon nanowire field effect transistor is shown as an example.

Flow-gestützte Dielektrophorese: Eine kostengünstige Methode für die Herstellung von Hochleistungs-Lösung-verarbeitbare Nanodraht-Geräte

Flow-assisted dielectrophoresis (DEP) is an efficient self-assembly method for the controllable and reproducible positioning, alignment, and selection of ...

A Standard and Reliable Method to Fabricate Two-Dimensional Nanoelectronics

Two-dimensional (2D) materials have attracted huge attention due to their unique properties and potential applications. Since wafer scale synthesis of 2D materials is still in nascent stages, scientists cannot fully rely on traditional semiconductor techniques for related research. Delicate processes from locating the materials to electrode definition need to be well controlled. In this article, a universal fabrication protocol required in manufacturing nanoscale electronics, such as 2D quasi-heterojunction bipolar transistors (Q-HBT), and 2D back-gated transistors are demonstrated. This protocol includes the determination of material position, electron beam lithography (EBL), metal electrode definition, et al. A step by step narrative of the fabrication procedures for these devices are also presented. Furthermore, results show that each of the fabricated devices has achieved high performance with high repeatability. This work reveals a comprehensive description of process flow for preparing 2D nano-electronics, enables the research groups to access this information, and pave the way toward future electronics.

The article aims to introduce a standard and reliable fabrication procedure for the development of future low dimensional nanoelectronics.

Eine Standard und zuverlässige Methode, zweidimensionale Nanoelektronik zu fabrizieren

Two-dimensional (2D) materials have attracted huge attention due to their unique properties and potential applications. Since wafer scale synthesis of 2D ...

Fabrication of Micro-Patterned Chip with Controlled Thickness for High-Throughput Cryogenic Electron Microscopy

A major limitation for the efficient and high-throughput structure analysis of biomolecules using cryogenic electron microscopy (cryo-EM) is the difficulty of preparing cryo-EM samples with controlled ice thickness at the nanoscale. The silicon (Si)-based chip, which has a regular array of micro-holes with graphene oxide (GO) window patterned on a thickness-controlled silicon nitride (SixNy) film, has been developed by applying microelectromechanical system (MEMS) techniques. UV photolithography, chemical vapor deposition, wet and dry etching of the thin film, and drop-casting of 2D nanosheet materials were used for mass-production of the micro-patterned chips with GO windows. The depth of the micro-holes is regulated to control the ice thickness on-demand, depending on the size of the specimen for cryo-EM analysis. The favorable affinity of GO toward biomolecules concentrates the biomolecules of interest within the micro-hole during cryo-EM sample preparation. The micro-patterned chip with GO windows enables high-throughput cryo-EM imaging of various biological molecules, as well as inorganic nanomaterials.

A newly developed micro-patterned chip with graphene oxide windows is fabricated by applying microelectromechanical system techniques, enabling efficient and high-throughput cryogenic electron microscopy imaging of various biomolecules and nanomaterials.